TSMC: 2nm प्रक्रिया जोखिम परीक्षण उत्पादन अगले वर्ष

अपनी नई जारी वार्षिक रिपोर्ट में, टीएसएमसी के अध्यक्ष डेयिन लियू और सीईओ चीह-जिया वेई ने 2nm प्रक्रिया से संबंधित प्रगति का खुलासा किया।
शेयरधारकों को लिखे पत्र के अनुसार, उन्होंने पिछले वर्ष अपने अनुसंधान एवं विकास प्रयासों में वृद्धि की है, प्रौद्योगिकी पर काम किया है, विशेष रूप से 2nm प्रक्रिया पर काम करते हुए, अपने प्रौद्योगिकी नेतृत्व और भेदभाव का विस्तार करने के लिए अनुसंधान एवं विकास पर 5.47 बिलियन डॉलर खर्च किए हैं।
2nm प्रक्रिया के लिए, TSMC बेहतर प्रदर्शन और ऊर्जा दक्षता के साथ एक नैनोशीट ट्रांजिस्टर संरचना का उपयोग करेगा। N3E प्रक्रिया की तुलना में, 2nm प्रक्रिया ऊर्जा-कुशल कंप्यूटिंग की बढ़ती मांग को पूरा करने के लिए समान बिजली खपत पर गति को 10% -15% तक बढ़ाएगी या उसी गति से बिजली की खपत को 25% -30% तक कम कर देगी।
वर्तमान में, 2nm प्रक्रिया का विकास योजना के अनुसार प्रगति कर रहा है, जिसमें 2024 में जोखिम भरा पायलट उत्पादन और 2025 में बड़े पैमाने पर उत्पादन शामिल है।